Chip Micron MT40A512M16TB-062E:R 1.2V Lên đến 3200MT/s Tuân thủ JEDEC Chế độ năng lượng thấp
Tính năng
VDD = VDDQ = 1.2V ±60mV VPP = 2.5V, −125mV, +250mV Tạo VREFDQ nội bộ, có thể điều chỉnh trên chip I/O pseudo open-drain 1.2V Thời gian làm mới 8192 chu kỳ ở dải nhiệt độ TC: 64ms ở −40°C đến 85°C 32ms ở >85°C đến 95°C 16ms ở >95°C đến 105°C 16 ngân hàng nội bộ (x4, x8): 4 nhóm 4 ngân hàng mỗi nhóm 8 ngân hàng nội bộ (x16): 2 nhóm 4 ngân hàng mỗi nhóm Kiến trúc prefetch 8n-bit Tiền tố preambles dữ liệu có thể lập trình Huấn luyện preamble tiền tố dữ liệu Độ trễ lệnh/địa chỉ (CAL) Khả năng đọc và ghi thanh ghi đa năng Căn chỉnh ghi Chế độ tự làm mới Tự làm mới tự động năng lượng thấp (LPASR) Làm mới được kiểm soát nhiệt độ (TCR) Làm mới với độ chi tiết tốt Hủy bỏ tự làm mới Tiết kiệm năng lượng tối đa Hiệu chỉnh trình điều khiển đầu ra Kết thúc trên chip (ODT) danh nghĩa, đỗ và động Đảo ngược bus dữ liệu (DBI) cho bus dữ liệu Chẵn lẻ lệnh/địa chỉ (CA) Kiểm tra CRC (CRC) bus dữ liệu Khả năng định địa chỉ trên từng DRAM Kiểm tra kết nối Tuân thủ JEDEC JESD-79-4 Khả năng sPPR và hPPR Hỗ trợ MBIST-PPR (Chỉ phiên bản Die R)
Tùy chọn¹ Cấu hình 2 Gig x4 1 Gig x8 512 Meg x16 Gói FBGA 78 chân (không chì) – x4, x8 9mm x 13.2mm – Rev. A 8mm x 12mm – Rev. B, D, G 7.5mm x 11mm – Rev. E, H, J, R Gói FBGA 96 chân (không chì) – x16 9mm x 14mm – Rev. A 8mm x 14mm – Rev. B 7.5mm x 13.5mm – Rev. D, E, H 7.5mm x 13mm – Rev. J, R Thời gian – chu kỳ thời gian 0.625ns @ CL = 22 (DDR4-3200) 0.682ns @ CL = 21 (DDR4-2933) 0.750ns @ CL = 19 (DDR4-2666) 0.750ns @ CL = 18 (DDR4-2666) 0.833ns @ CL = 17 (DDR4-2400) 0.833ns @ CL = 16 (DDR4-2400) 0.937ns @ CL = 15 (DDR4-2133) 1.071ns @ CL = 13 (DDR4-1866) Nhiệt độ hoạt động Thương mại (0° ≤ TC ≤ 95°C) Công nghiệp (−40° ≤ TC ≤ 95°C) Ô tô (−40° ≤ TC ≤ 105°C) Phiên bản :A, :B, :D, :E, :G, :H, :J, :R
Bảng này trình bày các thông số thời gian chính cho DDR4 SDRAM trên các cấp tốc độ, trải dài tốc độ dữ liệu từ 1866 đến 2666 MT/s. Các giá trị CL-nRCD-nRP mục tiêu tương ứng bao gồm 13-13-13 (1866 MT/s), 15-15-15/16-16-16 (2133 MT/s), 16-16-16/17-17-17 (2400 MT/s) và 19-19-19 (2666 MT/s), với thời gian tAA, tRCD và tRP dao động từ 13,32 ns đến 15,00 ns, một số có các giá trị chặt hơn thay thế trong ngoặc.
Bảng này phác thảo các cấu hình địa chỉ cho ba mật độ DDR4 SDRAM: 2048 Meg x4, 1024 Meg x8 và 512 Meg x16. Các biến thể 2048 Meg x4 và 1024 Meg x8 có 4 nhóm ngân hàng với địa chỉ BG[1:0], trong khi 512 Meg x16 có 2 nhóm ngân hàng với địa chỉ BG0; tất cả đều có 4 ngân hàng mỗi nhóm được định địa chỉ qua BA[1:0]. Địa chỉ hàng khác nhau: 128K (A[16:0]) cho 2048 Meg x4 và 64K (A[15:0]) cho hai loại còn lại, trong khi địa chỉ cột đồng nhất là 1K (A[9:0]) trên tất cả các cấu hình. Kích thước trang mỗi ngân hàng lần lượt là 512B, 1KB và 2KB, được tính bằng công thức Kích thước trang = 2^COLBITS × ORG/8, trong đó COLBITS là số bit địa chỉ cột và ORG là số bit DQ.