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MT40A512M16TB-062E:R Micron 칩 1.2V DDR4 3200MT/s JEDEC 규격 저전력 모드

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MT40A512M16TB-062E:R Micron 칩 1.2V DDR4 3200MT/s JEDEC 규격 저전력 모드

브랜드 이름:	Micron
모델 번호:	MT40A512M16TB-062E:R
MOQ:	500PCS
포장 세부사항:	500 PC / 릴
지불 조건:	티/티

상세 정보

제품 설명

상세 정보

원래 장소:

MT40A512M16TB-062E:R

데이터 버스 폭:

최대 클록 주파수:

1.6 기가헤르츠

전원 전압:

1.14V~1.26V

작동 온도:

0°C~+ 95°C

SMD/SMT

공급 능력:

10000

강조하다:

MT40A512M16TB-062E:R

MT40A512M16TB Micron 칩

3200MT/s DDR4 SDRAM

제품 설명

Micron 칩 MT40A512M16TB-062E:R 1.2V 최대 3200MT/s JEDEC 규격 저전력 모드

기능

VDD = VDDQ = 1.2V ±60mV
VPP = 2.5V, −125mV, +250mV
온다이, 내부, 조정 가능한 VREFDQ 생성
1.2V 의사 오픈 드레인 I/O
8192 사이클 새로고침 시간 (TC 온도 범위):
64ms (−40°C ~ 85°C)
32ms (>85°C ~ 95°C)
16ms (>95°C ~ 105°C)
내부 16개 뱅크 (x4, x8): 4개 그룹, 각 4개 뱅크
내부 8개 뱅크 (x16): 2개 그룹, 각 4개 뱅크
8n 비트 프리페치 아키텍처
프로그래밍 가능한 데이터 스트로브 프리앰블
데이터 스트로브 프리앰블 트레이닝
명령/주소 지연 (CAL)
다목적 레지스터 읽기 및 쓰기 기능
쓰기 레벨링
자가 새로고침 모드
저전력 자동 자가 새로고침 (LPASR)
온도 제어 새로고침 (TCR)
미세 입도 새로고침
자가 새로고침 중단
최대 전력 절약
출력 드라이버 보정
명목, 파크, 동적 온다이 종단 (ODT)
데이터 버스용 데이터 버스 반전 (DBI)
명령/주소 (CA) 패리티
데이터 버스 쓰기 순환 중복 검사 (CRC)
DRAM별 주소 지정
연결 테스트
JEDEC JESD-79-4 규격
sPPR 및 hPPR 기능
MBIST-PPR 지원 (Die Revision R만 해당)

옵션¹
구성
2기가 x4
1기가 x8
512메가 x16
78볼 FBGA 패키지 (무연) – x4, x8
9mm x 13.2mm – Rev. A
8mm x 12mm – Rev. B, D, G
7.5mm x 11mm – Rev. E, H, J, R
96볼 FBGA 패키지 (무연) – x16
9mm x 14mm – Rev. A
8mm x 14mm – Rev. B
7.5mm x 13.5mm – Rev. D, E, H
7.5mm x 13mm – Rev. J, R
타이밍 – 사이클 시간
0.625ns @ CL = 22 (DDR4-3200)
0.682ns @ CL = 21 (DDR4-2933)
0.750ns @ CL = 19 (DDR4-2666)
0.750ns @ CL = 18 (DDR4-2666)
0.833ns @ CL = 17 (DDR4-2400)
0.833ns @ CL = 16 (DDR4-2400)
0.937ns @ CL = 15 (DDR4-2133)
1.071ns @ CL = 13 (DDR4-1866)
작동 온도
상업용 (0° ≤ TC ≤ 95°C)
산업용 (−40° ≤ TC ≤ 95°C)
자동차용 (−40° ≤ TC ≤ 105°C)
개정판
:A, :B, :D, :E, :G, :H, :J, :R

이 표는 1866 ~ 2666 MT/s의 데이터 속도 범위를 포함하는 DDR4 SDRAM의 속도 등급별 주요 타이밍 매개변수를 나타냅니다. 해당 목표 CL-nRCD-nRP 값은 13-13-13(1866 MT/s), 15-15-15/16-16-16(2133 MT/s), 16-16-16/17-17-17(2400 MT/s), 19-19-19(2666 MT/s)이며, tAA, tRCD, tRP 타이밍은 13.32ns에서 15.00ns까지 다양하며 일부는 괄호 안에 더 타이트한 대체 값이 있습니다.

이 표는 세 가지 DDR4 SDRAM 밀도에 대한 주소 지정 구성을 개략적으로 설명합니다: 2048 메가 x4, 1024 메가 x8, 512 메가 x16. 2048 메가 x4 및 1024 메가 x8 변형은 BG[1:0] 주소 지정을 갖는 4개의 뱅크 그룹을 특징으로 하며, 512 메가 x16은 BG0 주소 지정을 갖는 2개의 뱅크 그룹을 갖습니다. 모든 뱅크 그룹은 BA[1:0]를 통해 주소 지정되는 4개의 뱅크를 갖습니다. 행 주소 지정은 다릅니다: 2048 메가 x4의 경우 128K(A[16:0]), 다른 두 개의 경우 64K(A[15:0])이며, 열 주소 지정은 모든 구성에서 균일하게 1K(A[9:0])입니다. 뱅크당 페이지 크기는 각각 512B, 1KB, 2KB이며, Page size = 2^COLBITS × ORG/8 공식으로 계산됩니다. 여기서 COLBITS는 열 주소 비트 수이고 ORG는 DQ 비트 수입니다.

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