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MT40A512M16TB-062E:R Micron Chips 1.2V DDR4 3200MT/s Moduli a bassa potenza conformi a JEDEC

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MT40A512M16TB-062E:R Micron Chips 1.2V DDR4 3200MT/s Moduli a bassa potenza conformi a JEDEC

Marchio:	Micron
Numero di modello:	MT4A512M16TB-062E:R
MOQ:	500 pezzi
Dettagli dell'imballaggio:	500pcs/reel
Termini di pagamento:	T/T

Informazioni dettagliate

Descrizione del prodotto

Informazioni dettagliate

Luogo di origine:

Nome del prodotto:

Micron

modello:

MT4A512M16TB-062E:R

Larghezza del bus dati:

16 bit

Frequenza massima dell'orologio:

1,6 gigahertz

Tensione di alimentazione:

1,14 V-1,26 V

Temperatura operativa:

0°C~+ 95°C

Tipo:

SMD/SMT

Capacità di alimentazione:

10000

Evidenziare:

MT4A512M16TB-062E:R

MT40A512M16TB Microchip

3200MT/s DDR4 SDRAM

Descrizione del prodotto

Chip Micron MT40A512M16TB-062E:R 1.2V Fino a 3200MT/s Modalità a basso consumo conformi a JEDEC

Caratteristiche

VDD = VDDQ = 1.2V ±60mV
VPP = 2.5V, −125mV, +250mV
Generazione VREFDQ interna, regolabile, on-die
I/O pseudo open-drain da 1.2V
Tempo di refresh di 8192 cicli nell'intervallo di temperatura TC:
64ms a −40°C a 85°C
32ms a >85°C a 95°C
16ms a >95°C a 105°C
16 banchi interni (x4, x8): 4 gruppi di 4 banchi ciascuno
8 banchi interni (x16): 2 gruppi di 4 banchi ciascuno
Architettura di prefetch 8n-bit
Preamboli dello strobe dei dati programmabili
Addestramento del preambolo dello strobe dei dati
Latenza comando/indirizzo (CAL)
Capacità di lettura e scrittura del registro multifunzione
Livellamento in scrittura
Modalità di auto-refresh
Auto-refresh a basso consumo (LPASR)
Refresh controllato dalla temperatura (TCR)
Refresh a granularità fine
Annullamento auto-refresh
Massimo risparmio energetico
Calibrazione del driver di uscita
Terminazione on-die (ODT) nominale, park e dinamica
Inversione del bus dati (DBI) per il bus dati
Parità comando/indirizzo (CA)
Controllo di ridondanza ciclica (CRC) in scrittura del bus dati
Indirizzabilità per DRAM
Test di connettività
Conforme a JEDEC JESD-79-4
Capacità sPPR e hPPR
Supporto MBIST-PPR (solo revisione Die R)

Opzioni¹
Configurazione
2 Gig x4
1 Gig x8
512 Meg x16
Package FBGA a 78 palline (senza piombo) – x4, x8
9mm x 13.2mm – Rev. A
8mm x 12mm – Rev. B, D, G
7.5mm x 11mm – Rev. E, H, J, R
Package FBGA a 96 palline (senza piombo) – x16
9mm x 14mm – Rev. A
8mm x 14mm – Rev. B
7.5mm x 13.5mm – Rev. D, E, H
7.5mm x 13mm – Rev. J, R
Timing – tempo di ciclo
0.625ns @ CL = 22 (DDR4-3200)
0.682ns @ CL = 21 (DDR4-2933)
0.750ns @ CL = 19 (DDR4-2666)
0.750ns @ CL = 18 (DDR4-2666)
0.833ns @ CL = 17 (DDR4-2400)
0.833ns @ CL = 16 (DDR4-2400)
0.937ns @ CL = 15 (DDR4-2133)
1.071ns @ CL = 13 (DDR4-1866)
Temperatura operativa
Commerciale (0° ≤ TC ≤ 95°C)
Industriale (−40° ≤ TC ≤ 95°C)
Automotive (−40° ≤ TC ≤ 105°C)
Revisione
:A, :B, :D, :E, :G, :H, :J, :R

Questa tabella presenta i parametri di temporizzazione chiave per DDR4 SDRAM attraverso i gradi di velocità, che coprono velocità di dati da 1866 a 2666 MT/s. I valori CL-nRCD-nRP target corrispondenti includono 13-13-13 (1866 MT/s), 15-15-15/16-16-16 (2133 MT/s), 16-16-16/17-17-17 (2400 MT/s) e 19-19-19 (2666 MT/s), con tempi tAA, tRCD e tRP che vanno da 13,32 ns a 15,00 ns, alcuni con valori alternativi più stretti tra parentesi.

Questa tabella delinea le configurazioni di indirizzamento per tre densità DDR4 SDRAM: 2048 Meg x4, 1024 Meg x8 e 512 Meg x16. Le varianti 2048 Meg x4 e 1024 Meg x8 presentano 4 gruppi di banchi con indirizzamento BG[1:0], mentre il 512 Meg x16 ha 2 gruppi di banchi con indirizzamento BG0; tutti hanno 4 banchi per gruppo indirizzati tramite BA[1:0]. L'indirizzamento delle righe differisce: 128K (A[16:0]) per 2048 Meg x4 e 64K (A[15:0]) per gli altri due, mentre l'indirizzamento delle colonne è uniformemente 1K (A[9:0]) in tutte le configurazioni. Le dimensioni delle pagine per banco sono rispettivamente 512B, 1KB e 2KB, calcolate dalla formula Dimensione pagina = 2^COLBITS × ORG/8, dove COLBITS è il numero di bit di indirizzo della colonna e ORG è il numero di bit DQ.

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