logo
ราคาดี  ออนไลน์

รายละเอียดสินค้า

Created with Pixso. บ้าน Created with Pixso. สินค้า Created with Pixso.
ชิปไมครอน
Created with Pixso.

MT40A512M16TB-062E:R ชิป Micron 1.2V DDR4 3200MT/s JEDEC Compliant โหมดพลังงานต่ำ

MT40A512M16TB-062E:R ชิป Micron 1.2V DDR4 3200MT/s JEDEC Compliant โหมดพลังงานต่ำ

ชื่อแบรนด์: Micron
หมายเลขรุ่น: MT40A512M16TB-062E:อาร์
ขั้นต่ำ: 500ชิ้น
รายละเอียดบรรจุภัณฑ์: 500 ชิ้น / รีล
เงื่อนไขการชำระเงิน: ที/ที
ข้อมูลรายละเอียด
สถานที่กำเนิด:
จีน
ชื่อสินค้า:
ไมครอน
แบบอย่าง:
MT40A512M16TB-062E:อาร์
ความกว้างบัสข้อมูล:
16 บิต
ความถี่สัญญาณนาฬิกาสูงสุด:
1.6 กิกะเฮิรตซ์
แรงดันไฟฟ้าของแหล่งจ่ายไฟ:
1.14 วี-1.26 วี
อุณหภูมิในการทำงาน:
0 °C~+ 95 °C
พิมพ์:
เอสเอ็มดี/เอสเอ็มที
สามารถในการผลิต:
10,000
เน้น:

MT40A512M16TB-062E:อาร์

,

MT40A512M16TB ชิป Micron

,

3200MT/s DDR4 SDRAM

รายละเอียดสินค้า

ชิป Micron MT40A512M16TB-062E:R  1.2V สูงสุด 3200MT/s โหมดประหยัดพลังงานตามมาตรฐาน JEDEC


คุณสมบัติ
VDD = VDDQ = 1.2V ±60mV
VPP = 2.5V, −125mV, +250mV
การสร้าง VREFDQ ภายในแบบปรับได้บนชิป
I/O แบบ pseudo open-drain 1.2V
เวลารีเฟรช 8192 รอบที่ช่วงอุณหภูมิ TC:
64ms ที่ −40°C ถึง 85°C
32ms ที่ >85°C ถึง 95°C
16ms ที่ >95°C ถึง 105°C
16 แบงก์ภายใน (x4, x8): 4 กลุ่ม กลุ่มละ 4 แบงก์
8 แบงก์ภายใน (x16): 2 กลุ่ม กลุ่มละ 4 แบงก์
สถาปัตยกรรม 8n-bit prefetch
พรีแอมเบิล data strobe ที่ตั้งโปรแกรมได้
การฝึกพรีแอมเบิล data strobe
ความหน่วงคำสั่ง/ที่อยู่ (CAL)
ความสามารถในการอ่านและเขียนรีจิสเตอร์อเนกประสงค์
การปรับระดับการเขียน
โหมดรีเฟรชตัวเอง
การรีเฟรชตัวเองอัตโนมัติแบบประหยัดพลังงาน (LPASR)
การรีเฟรชควบคุมอุณหภูมิ (TCR)
การรีเฟรชแบบละเอียด
การยกเลิกการรีเฟรชตัวเอง
การประหยัดพลังงานสูงสุด
การปรับเทียบตัวขับเอาต์พุต
การสิ้นสุดบนชิป (ODT) แบบปกติ, พาร์ค และไดนามิก
การกลับบิตข้อมูล (DBI) สำหรับบัสข้อมูล
พาริตี้คำสั่ง/ที่อยู่ (CA)
การตรวจสอบความถูกต้องของวัฏจักรข้อมูล (CRC) ของบัสข้อมูล
การระบุตำแหน่ง DRAM ต่อหน่วย
การทดสอบการเชื่อมต่อ
เป็นไปตามมาตรฐาน JEDEC JESD-79-4
ความสามารถ sPPR และ hPPR
การสนับสนุน MBIST-PPR (เฉพาะ Revision R ของ Die)

ตัวเลือก¹
การกำหนดค่า
2 Gig x4
1 Gig x8
512 Meg x16
แพ็คเกจ FBGA 78 บอล (ปราศจากสารตะกั่ว) – x4, x8
9 มม. x 13.2 มม. – Rev. A
8 มม. x 12 มม. – Rev. B, D, G
7.5 มม. x 11 มม. – Rev. E, H, J, R
แพ็คเกจ FBGA 96 บอล (ปราศจากสารตะกั่ว) – x16
9 มม. x 14 มม. – Rev. A
8 มม. x 14 มม. – Rev. B
7.5 มม. x 13.5 มม. – Rev. D, E, H
7.5 มม. x 13 มม. – Rev. J, R
เวลา – เวลาวงจร
0.625ns @ CL = 22 (DDR4-3200)
0.682ns @ CL = 21 (DDR4-2933)
0.750ns @ CL = 19 (DDR4-2666)
0.750ns @ CL = 18 (DDR4-2666)
0.833ns @ CL = 17 (DDR4-2400)
0.833ns @ CL = 16 (DDR4-2400)
0.937ns @ CL = 15 (DDR4-2133)
1.071ns @ CL = 13 (DDR4-1866)
อุณหภูมิการทำงาน
เชิงพาณิชย์ (0° ≤ TC ≤ 95°C)
อุตสาหกรรม (−40° ≤ TC ≤ 95°C)
ยานยนต์ (−40° ≤ TC ≤ 105°C)
Revision
:A, :B, :D, :E, :G, :H, :J, :R


ตารางนี้แสดงพารามิเตอร์เวลาที่สำคัญสำหรับ DDR4 SDRAM ในเกรดความเร็วต่างๆ ครอบคลุมอัตราข้อมูลตั้งแต่ 1866 ถึง 2666 MT/s ค่า CL-nRCD-nRP เป้าหมายที่สอดคล้องกัน ได้แก่ 13-13-13 (1866 MT/s), 15-15-15/16-16-16 (2133 MT/s), 16-16-16/17-17-17 (2400 MT/s) และ 19-19-19 (2666 MT/s) โดยมีค่า tAA, tRCD และ tRP อยู่ในช่วง 13.32 ns ถึง 15.00 ns บางค่ามีค่าที่เข้มงวดกว่าในวงเล็บเป็นทางเลือก
MT40A512M16TB-062E:R ชิป Micron 1.2V DDR4 3200MT/s JEDEC Compliant โหมดพลังงานต่ำ
ตารางนี้แสดงการกำหนดค่าที่อยู่สำหรับ DDR4 SDRAM สามความหนาแน่น: 2048 Meg x4, 1024 Meg x8 และ 512 Meg x16 รุ่น 2048 Meg x4 และ 1024 Meg x8 มี 4 กลุ่มแบงก์พร้อมที่อยู่ BG[1:0] ในขณะที่รุ่น 512 Meg x16 มี 2 กลุ่มแบงก์พร้อมที่อยู่ BG0 ทั้งหมดมี 4 แบงก์ต่อกลุ่มที่ระบุผ่าน BA[1:0] การระบุแถวแตกต่างกัน: 128K (A[16:0]) สำหรับ 2048 Meg x4 และ 64K (A[15:0]) สำหรับอีกสองรุ่น ในขณะที่การระบุคอลัมน์เป็นแบบสม่ำเสมอ 1K (A[9:0]) ในทุกการกำหนดค่า ขนาดหน้าต่อแบงก์คือ 512B, 1KB และ 2KB ตามลำดับ คำนวณโดยใช้สูตร ขนาดหน้า = 2^COLBITS × ORG/8 โดยที่ COLBITS คือจำนวนบิตที่อยู่คอลัมน์ และ ORG คือจำนวนบิต DQ
MT40A512M16TB-062E:R ชิป Micron 1.2V DDR4 3200MT/s JEDEC Compliant โหมดพลังงานต่ำ