logo
Καλή τιμή  Διαδικτυακά

λεπτομέρειες προϊόντων

Created with Pixso. Σπίτι Created with Pixso. Προϊόντα Created with Pixso.
Τσιπ Micron
Created with Pixso.

MT40A512M16TB-062E:R Τσιπάκια μικρών 1.2V DDR4 3200MT/s Τρόποι χαμηλής ισχύος συμμορφούμενοι με το JEDEC

MT40A512M16TB-062E:R Τσιπάκια μικρών 1.2V DDR4 3200MT/s Τρόποι χαμηλής ισχύος συμμορφούμενοι με το JEDEC

Επωνυμία: Micron
Αριθμός μοντέλου: Μικροκατασκευαστική συσκευή
MOQ: 500 ΤΕΜ
Λεπτομέρειες συσκευασίας: 500pcs/reel
Όροι πληρωμής: T/T
Λεπτομέρειες
Τόπος καταγωγής:
Κίνα
Όνομα προϊόντος:
Μικρόν
μοντέλο:
Μικροκατασκευαστική συσκευή
Πλάτος διαύλου δεδομένων:
16 bit
Μέγιστη συχνότητα ρολογιού:
1,6 Ghz
Τάση τροφοδοσίας:
1,14 V-1,26 V
Θερμοκρασία λειτουργίας:
0 °C~+ 95 °C
Τύπος:
SMD/SMT
Δυνατότητα προσφοράς:
10000
Επισημαίνω:

Μικροκατασκευαστική συσκευή

,

MT40A512M16TB Μικροτσίπς

,

3200MT/s DDR4 SDRAM

Περιγραφή προϊόντος

Μικροτσίπς MT40A512M16TB-062E:R 1.2V Μέχρι 3200MT/s Τρόποι χαμηλής ισχύος συμβατοί με το JEDEC


Χαρακτηριστικά
Δοκιμαστική ισχύς
VPP = 2,5V, -125mV, +250mV
Εσωτερική, ρυθμιζόμενη γεννήτρια VREFDQ
1.2V ψευδο-ανοιχτής αποχέτευσης I/O
Χρόνος ανανέωσης 8192 κύκλου σε εύρος θερμοκρασίας TC:
64 ms σε θερμοκρασία -40°C έως 85°C
32 ms σε > 85 °C έως 95 °C
16 ms σε θερμοκρασία > 95°C έως 105°C
16 εσωτερικές τράπεζες (x4, x8): 4 ομάδες 4 τραπεζών η καθεμία
8 εσωτερικές τράπεζες (x16): 2 ομάδες 4 τραπεζών η καθεμία
Αρχιτεκτονική 8n-bit prefetch
Προγραμματιζόμενα προοίμια με στροβίδιο δεδομένων
Εκπαίδευση για την προκήρυξη της ανάλυσης των δεδομένων
Διοικητική/διεύθυνση καθυστέρηση (CAL)
Δυνατότητα αναγνώρισης και εγγραφής του πολλαπλού καταλόγου
Γράψτε ισοπέδωση
Τρόπος αυτοανανέωσης
Αυτοανανέωση χαμηλής ισχύος (LPASR)
Εναρμόνιση με ελεγχόμενη θερμοκρασία (TCR)
Ανανεώστε τη λεπτή κόκκωση
Επαναφορά αυτοαποσύνδεσης διακοπή
Μέγιστη εξοικονόμηση ενέργειας
Κλιμάκωση οδηγού εξόδου
Ονομαστική, στάθμευση και δυναμική τερματισμός (ODT)
Αντιστροφή λεωφορείου δεδομένων (DBI) για λεωφορείο δεδομένων
Παροχή εντολής/διεύθυνσης (CA)
Έλεγχος κυκλικής επανεξέτασης γραφής στη βάση δεδομένων (CRC)
Διεύθυνση ανά DRAM
Δοκιμή σύνδεσης
Συμμόρφωση με την JEDEC JESD-79-4
ικανότητα sPPR και hPPR
Υποστήριξη MBIST-PPR (μόνο Die Revision R)

Επιλογές1
Διαμόρφωση
2 Γκιγκ x4
1 Gig x8
512 Μεγκ x16
Πακέτο FBGA 78-ball (χωρίς Pb) x4, x8
9 χιλιοστά x 13.2 χιλιοστά
8 χιλιοστά x 12 χιλιοστά
7.5 χμ. 11 χμ. Επανάσταση Ε, Χ, J, R
Πακέτο FBGA 96 σφαίρες (χωρίς Pb)
9 χιλιοστά x 14 χιλιοστά
8 χιλιοστά x 14 χιλιοστά
7.5 χιλιοστά x 13.5 χιλιοστά
7.5 χιλιοστά x 13 χιλιοστά
Χρονολόγηση ∙ χρόνος κύκλου
0.625ns @ CL = 22 (DDR4-3200)
0.682ns @ CL = 21 (DDR4-2933)
0.750ns @ CL = 19 (DDR4-2666)
0.750ns @ CL = 18 (DDR4-2666)
0.833ns @ CL = 17 (DDR4-2400)
0.833ns @ CL = 16 (DDR4-2400)
0.937ns @ CL = 15 (DDR4-2133)
1.071ns @ CL = 13 (DDR4-1866)
Θερμοκρασία λειτουργίας
Εμπορικά (0° ≤ TC ≤ 95°C)
Βιομηχανική (-40° ≤ TC ≤ 95°C)
Αυτοκινητοβιομηχανία (-40° ≤ TC ≤ 105°C)
Αναθεώρηση
Α, Β, - Ναι, ναι. Ε, Γ, Χ, - Ναι, ναι. Α:


Ο πίνακας αυτός παρουσιάζει βασικές παραμέτρους συγχρονισμού για την DDR4 SDRAM σε όλα τα επίπεδα ταχύτητας, που καλύπτουν ταχύτητες δεδομένων από 1866 έως 2666 MT/s. Οι αντίστοιχες τιμές CL-nRCD-nRP περιλαμβάνουν 13-13-13 (1866 MT/s),15-15-15/16-16-16 (2133 MT/s), 16-16-16/17-17-17 (2400 MT/s) και 19-19 (2666 MT/s), με χρόνο tAA, tRCD και tRP που κυμαίνονται από 13,32 ns έως 15,00 ns, ορισμένες με εναλλακτικές αυστηρότερες τιμές σε παρένθεση.
MT40A512M16TB-062E:R Τσιπάκια μικρών 1.2V DDR4 3200MT/s Τρόποι χαμηλής ισχύος συμμορφούμενοι με το JEDEC
Αυτός ο πίνακας περιγράφει τις διαμορφώσεις διευθύνσεων για τρεις πυκνότητες DDR4 SDRAM: 2048 Meg x4, 1024 Meg x8 και 512 Meg x16. Οι παραλλαγές 2048 Meg x4 και 1024 Meg x8 διαθέτουν 4 ομάδες τραπεζών με BG [1]:0] απευθύνονται, ενώ το 512 Meg x16 έχει 2 ομάδες τραπεζών με διευθύνσεις BG0; όλες έχουν 4 τράπεζες ανά ομάδα που διευθύνονται μέσω BA[1:0]. Η διεύθυνση σειράς διαφέρει: 128K (A[16:0]) για το 2048 Meg x4 και 64K (A[15:0]) για τα άλλα δύο, ενώ η διεύθυνση στήλης είναι ομοιόμορφα 1K (A[9:0]) σε όλες τις διαμορφώσεις. Τα μεγέθη σελίδας ανά τράπεζα είναι 512B, 1KB και 2KB αντίστοιχα, υπολογίζονται με τον τύπο Page size = 2^COLBITS × ORG/8,όπου το COLBITS είναι ο αριθμός των bit διεύθυνσης στήλης και το ORG είναι ο αριθμός των bit DQ.
MT40A512M16TB-062E:R Τσιπάκια μικρών 1.2V DDR4 3200MT/s Τρόποι χαμηλής ισχύος συμμορφούμενοι με το JEDEC