Micron चिप्स MT40A512M16TB-062E:R 1.2V 3200MT/s तक JEDEC-अनुपालक लो-पावर मोड
विशेषताएं
VDD = VDDQ = 1.2V ±60mV VPP = 2.5V, −125mV, +250mV ऑन-डाई, आंतरिक, समायोज्य VREFDQ जनरेशन 1.2V स्यूडो ओपन-ड्रेन I/O रिफ्रेश समय 8192-साइकिल TC तापमान रेंज पर: 64ms −40°C से 85°C पर 32ms >85°C से 95°C पर 16ms >95°C से 105°C पर 16 आंतरिक बैंक (x4, x8): 4 बैंक के 4 समूह 8 आंतरिक बैंक (x16): 2 बैंक के 4 समूह 8n-बिट प्रीफेच आर्किटेक्चर प्रोग्रामेबल डेटा स्ट्रोब प्रीएम्बल डेटा स्ट्रोब प्रीएम्बल ट्रेनिंग कमांड/एड्रेस लेटेंसी (CAL) मल्टीपर्पस रजिस्टर रीड और राइट क्षमता राइट लेवलिंग सेल्फ रिफ्रेश मोड लो-पावर ऑटो सेल्फ रिफ्रेश (LPASR) तापमान नियंत्रित रिफ्रेश (TCR) फाइन ग्रैन्युलैरिटी रिफ्रेश सेल्फ रिफ्रेश एबॉर्ट अधिकतम पावर सेविंग आउटपुट ड्राइवर कैलिब्रेशन नॉमिनल, पार्क, और डायनामिक ऑन-डाई टर्मिनेशन (ODT) डेटा बस के लिए डेटा बस इन्वर्जन (DBI) कमांड/एड्रेस (CA) पैरिटी डेटाबेस राइट साइक्लिक रिडंडेंसी चेक (CRC) प्रति-DRAM एड्रेसेबिलिटी कनेक्टिविटी टेस्ट JEDEC JESD-79-4 अनुपालक sPPR और hPPR क्षमता MBIST-PPR सपोर्ट (केवल डाई रिवीजन R)
विकल्प¹ कॉन्फ़िगरेशन 2 गीगा x4 1 गीगा x8 512 मेगा x16 78-बॉल FBGA पैकेज (Pb-मुक्त) – x4, x8 9mm x 13.2mm – Rev. A 8mm x 12mm – Rev. B, D, G 7.5mm x 11mm – Rev. E, H, J, R 96-बॉल FBGA पैकेज (Pb-मुक्त) – x16 9mm x 14mm – Rev. A 8mm x 14mm – Rev. B 7.5mm x 13.5mm – Rev. D, E, H 7.5mm x 13mm – Rev. J, R टाइमिंग – साइकिल टाइम 0.625ns @ CL = 22 (DDR4-3200) 0.682ns @ CL = 21 (DDR4-2933) 0.750ns @ CL = 19 (DDR4-2666) 0.750ns @ CL = 18 (DDR4-2666) 0.833ns @ CL = 17 (DDR4-2400) 0.833ns @ CL = 16 (DDR4-2400) 0.937ns @ CL = 15 (DDR4-2133) 1.071ns @ CL = 13 (DDR4-1866) ऑपरेटिंग तापमान कमर्शियल (0° ≤ TC ≤ 95°C) इंडस्ट्रियल (−40° ≤ TC ≤ 95°C) ऑटोमोटिव (−40° ≤ TC ≤ 105°C) रिवीजन :A, :B, :D, :E, :G, :H, :J, :R
यह तालिका स्पीड ग्रेड में DDR4 SDRAM के लिए प्रमुख टाइमिंग पैरामीटर प्रस्तुत करती है, जो 1866 से 2666 MT/s तक डेटा दरों को कवर करती है। संबंधित लक्ष्य CL-nRCD-nRP मानों में 13-13-13 (1866 MT/s), 15-15-15/16-16-16 (2133 MT/s), 16-16-16/17-17-17 (2400 MT/s), और 19-19-19 (2666 MT/s) शामिल हैं, जिसमें tAA, tRCD, और tRP टाइमिंग 13.32 ns से 15.00 ns तक होती है, कुछ में कोष्ठक में वैकल्पिक टाइट मान भी होते हैं।
यह तालिका तीन DDR4 SDRAM घनत्वों के लिए एड्रेसिंग कॉन्फ़िगरेशन की रूपरेखा तैयार करती है: 2048 मेगा x4, 1024 मेगा x8, और 512 मेगा x16। 2048 मेगा x4 और 1024 मेगा x8 वेरिएंट में BG[1:0] एड्रेसिंग के साथ 4 बैंक समूह हैं, जबकि 512 मेगा x16 में BG0 एड्रेसिंग के साथ 2 बैंक समूह हैं; सभी में BA[1:0] के माध्यम से संबोधित प्रति समूह 4 बैंक हैं। रो एड्रेसिंग भिन्न होती है: 2048 मेगा x4 के लिए 128K (A[16:0]) और अन्य दो के लिए 64K (A[15:0]), जबकि कॉलम एड्रेसिंग सभी कॉन्फ़िगरेशन में समान रूप से 1K (A[9:0]) है। प्रति बैंक पेज आकार क्रमशः 512B, 1KB, और 2KB हैं, जिनकी गणना पेज आकार = 2^COLBITS × ORG/8 सूत्र द्वारा की जाती है, जहां COLBITS कॉलम एड्रेस बिट्स की संख्या है और ORG DQ बिट काउंट है।