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MT40A512M16TB-062E:R マイクロンチップ 1.2V DDR4 3200MT/s JEDEC対応低電源モード

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MT40A512M16TB-062E:R マイクロンチップ 1.2V DDR4 3200MT/s JEDEC対応低電源モード

ブランド名:	Micron
モデル番号:	MT40A512M16TB-062E:R
MOQ:	500個
梱包の詳細:	500pcs/reel
支払い条件:	T/T

起源の場所:

MT40A512M16TB-062E:R

データバス幅:

16ビット

最大クロック周波数:

1.6 GHz

電源電圧:

1.14V～1.26V

動作温度:

0℃～+95℃

SMD/SMT

供給の能力:

10000

ハイライト:

MT40A512M16TB-062E:R

MT40A512M16TB マイクロンチップ

3200MT/s DDR4 SDRAM

製品説明

Micronチップ MT40A512M16TB-062E:R 1.2V 最大3200MT/s JEDEC準拠低消費電力モード

特徴

VDD = VDDQ = 1.2V ±60mV
VPP = 2.5V, −125mV, +250mV
オンダイ、内部、調整可能VREFDQ生成
1.2V疑似オープンドレインI/O
8192サイクルリフレッシュ時間 (TC温度範囲):
64ms (−40°C～85°C)
32ms (>85°C～95°C)
16ms (>95°C～105°C)
内部バンク16個 (x4, x8): 4バンクグループ x 4バンク
内部バンク8個 (x16): 2バンクグループ x 4バンク
8nビットプリフェッチアーキテクチャ
プログラム可能なデータストローブイナブル
データストローブイナブルトレーニング
コマンド/アドレスレイテンシ (CAL)
多目的レジスタ読み書き機能
ライトレベリング
セルフリフレッシュモード
低消費電力オートセルフリフレッシュ (LPASR)
温度制御リフレッシュ (TCR)
ファイングラニュラリティリフレッシュ
セルフリフレッシュアボート
最大電力節約
出力ドライバキャリブレーション
公称、パーク、ダイナミックオンダイ終端 (ODT)
データバス用データバス反転 (DBI)
コマンド/アドレス (CA) パリティ
データバス書き込み巡回冗長検査 (CRC)
DRAMごとのアドレス指定
接続性テスト
JEDEC JESD-79-4準拠
sPPRおよびhPPR機能
MBIST-PPRサポート (Die Revision Rのみ)

オプション¹
構成
2ギガ x4
1ギガ x8
512メガ x16
78ボールFBGAパッケージ (Pbフリー) – x4, x8
9mm x 13.2mm – Rev. A
8mm x 12mm – Rev. B, D, G
7.5mm x 11mm – Rev. E, H, J, R
96ボールFBGAパッケージ (Pbフリー) – x16
9mm x 14mm – Rev. A
8mm x 14mm – Rev. B
7.5mm x 13.5mm – Rev. D, E, H
7.5mm x 13mm – Rev. J, R
タイミング – サイクルタイム
0.625ns @ CL = 22 (DDR4-3200)
0.682ns @ CL = 21 (DDR4-2933)
0.750ns @ CL = 19 (DDR4-2666)
0.750ns @ CL = 18 (DDR4-2666)
0.833ns @ CL = 17 (DDR4-2400)
0.833ns @ CL = 16 (DDR4-2400)
0.937ns @ CL = 15 (DDR4-2133)
1.071ns @ CL = 13 (DDR4-1866)
動作温度
コマーシャル (0° ≤ TC ≤ 95°C)
インダストリアル (−40° ≤ TC ≤ 95°C)
オートモーティブ (−40° ≤ TC ≤ 105°C)
リビジョン
:A, :B, :D, :E, :G, :H, :J, :R

この表は、データレート1866～2666 MT/sのDDR4 SDRAMのスピードグレードにおける主要なタイミングパラメータを示しています。対応するターゲットCL-nRCD-nRP値は、13-13-13 (1866 MT/s)、15-15-15/16-16-16 (2133 MT/s)、16-16-16/17-17-17 (2400 MT/s)、および19-19-19 (2666 MT/s) であり、tAA、tRCD、tRPのタイミングは13.32 nsから15.00 nsの範囲で、一部は括弧内に代替のタイトな値があります。

この表は、2048メガx4、1024メガx8、および512メガx16の3つのDDR4 SDRAM密度のアドレス指定構成の概要を示しています。2048メガx4および1024メガx8バリアントは、BG[1:0]アドレス指定による4つのバンクグループを備えていますが、512メガx16はBG0アドレス指定による2つのバンクグループを備えています。すべてバンクあたり4つのバンクがBA[1:0]でアドレス指定されます。行アドレス指定は異なり、2048メガx4では128K (A[16:0])、他の2つでは64K (A[15:0]) ですが、列アドレス指定はすべての構成で一様に1K (A[9:0]) です。バンクあたりのページサイズはそれぞれ512B、1KB、2KBで、Page size = 2^COLBITS × ORG/8 の式で計算されます。ここで、COLBITSは列アドレスビット数、ORGはDQビット数です。

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