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MT40A512M16TB-062E:R Micron Chips 1,2V DDR4 3200MT/s JEDEC-konform Low Power Modes

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MT40A512M16TB-062E:R Micron Chips 1,2V DDR4 3200MT/s JEDEC-konform Low Power Modes

Markenname:	Micron
Modellnummer:	MT4202M2M2M2M2M2M2M2M2
Mindestbestellmenge:	500 Stück
Verpackungsdetails:	500pcs/reel
Zahlungsbedingungen:	T/T

Detailinformationen

Produktbeschreibung

Detailinformationen

Herkunftsort:

China

Produktname:

Mikron

Modell:

MT4202M2M2M2M2M2M2M2M2

Datenbusbreite:

16 Bit

Maximale Taktfrequenz:

1,6 Gigahertz

Versorgungsspannung:

1,14 V-1,26 V

Betriebstemperatur:

0 °C bis + 95 °C

SMD/SMT

Versorgungsmaterial-Fähigkeit:

10000

Hervorheben:

MT4202M2M2M2M2M2M2M2M2

MT40A512M16TB Micron Chips

3200MT/s DDR4 SDRAM

Produktbeschreibung

Micron-Chips MT40A512M16TB-062E:R 1,2V bis zu 3200MT/s JEDEC-konforme Low-Power-Modi

Merkmale

VDD = VDDQ = 1,2V ±60mV
VPP = 2,5V, −125mV, +250mV
On-Die, interne, einstellbare VREFDQ-Generierung
1,2V Pseudo-Open-Drain-I/O
Refresh-Zeit von 8192 Zyklen im TC-Temperaturbereich:
64ms bei −40°C bis 85°C
32ms bei >85°C bis 95°C
16ms bei >95°C bis 105°C
16 interne Bänke (x4, x8): 4 Gruppen von je 4 Bänken
8 interne Bänke (x16): 2 Gruppen von je 4 Bänken
8n-Bit-Prefetch-Architektur
Programmierbare Data Strobe Preambles
Data Strobe Preamble Training
Command/Address Latency (CAL)
Multipurpose Register Lese- und Schreibfähigkeit
Write Leveling
Self Refresh Mode
Low-Power Auto Self Refresh (LPASR)
Temperaturkontrollierter Refresh (TCR)
Fine Granularity Refresh
Self Refresh Abort
Maximale Energieeinsparung
Output Driver Kalibrierung
Nominale, Park- und dynamische On-Die-Terminierung (ODT)
Data Bus Inversion (DBI) für den Datenbus
Command/Address (CA) Parität
Databus Write Cyclic Redundancy Check (CRC)
Pro-DRAM-Adressierbarkeit
Konnektivitätstest
JEDEC JESD-79-4 konform
sPPR- und hPPR-Fähigkeit
MBIST-PPR-Unterstützung (nur Die Revision R)

Optionen¹
Konfiguration
2 Gig x4
1 Gig x8
512 Meg x16
78-Ball FBGA-Gehäuse (bleifrei) – x4, x8
9mm x 13,2mm – Rev. A
8mm x 12mm – Rev. B, D, G
7,5mm x 11mm – Rev. E, H, J, R
96-Ball FBGA-Gehäuse (bleifrei) – x16
9mm x 14mm – Rev. A
8mm x 14mm – Rev. B
7,5mm x 13,5mm – Rev. D, E, H
7,5mm x 13mm – Rev. J, R
Timing – Zykluszeit
0,625ns bei CL = 22 (DDR4-3200)
0,682ns bei CL = 21 (DDR4-2933)
0,750ns bei CL = 19 (DDR4-2666)
0,750ns bei CL = 18 (DDR4-2666)
0,833ns bei CL = 17 (DDR4-2400)
0,833ns bei CL = 16 (DDR4-2400)
0,937ns bei CL = 15 (DDR4-2133)
1,071ns bei CL = 13 (DDR4-1866)
Betriebstemperatur
Kommerziell (0° ≤ TC ≤ 95°C)
Industriell (−40° ≤ TC ≤ 95°C)
Automobil (−40° ≤ TC ≤ 105°C)
Revision
:A, :B, :D, :E, :G, :H, :J, :R

Diese Tabelle zeigt wichtige Timing-Parameter für DDR4 SDRAM über verschiedene Geschwindigkeitsklassen, von Datenraten von 1866 bis 2666 MT/s. Entsprechende Ziel-CL-nRCD-nRP-Werte umfassen 13-13-13 (1866 MT/s), 15-15-15/16-16-16 (2133 MT/s), 16-16-16/17-17-17 (2400 MT/s) und 19-19-19 (2666 MT/s), mit tAA-, tRCD- und tRP-Timings im Bereich von 13,32 ns bis 15,00 ns, einige mit alternativen engeren Werten in Klammern.

Diese Tabelle beschreibt die Adressierungskonfigurationen für drei DDR4 SDRAM-Dichten: 2048 Meg x4, 1024 Meg x8 und 512 Meg x16. Die Varianten 2048 Meg x4 und 1024 Meg x8 verfügen über 4 Bankgruppen mit BG[1:0]-Adressierung, während die 512 Meg x16 über 2 Bankgruppen mit BG0-Adressierung verfügt; alle haben 4 Bänke pro Gruppe, die über BA[1:0] adressiert werden. Die Zeilenadressierung unterscheidet sich: 128K (A[16:0]) für 2048 Meg x4 und 64K (A[15:0]) für die beiden anderen, während die Spaltenadressierung einheitlich 1K (A[9:0]) über alle Konfigurationen hinweg ist. Seitengrößen pro Bank betragen 512B, 1KB bzw. 2KB, berechnet nach der Formel Seitengröße = 2^COLBITS × ORG/8, wobei COLBITS die Anzahl der Spaltenadressbits und ORG die DQ-Bitanzahl ist.

Schlagworte:

OSRAM LED-CHIP

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