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Puces microniques

MT40A512M16TB-062E:R Micron Chips 1.2V DDR4 3200MT/s JEDEC Compliant Modes basse consommation

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MT40A512M16TB-062E:R Micron Chips 1.2V DDR4 3200MT/s JEDEC Compliant Modes basse consommation

Nom De La Marque:	Micron
Numéro De Modèle:	MT4A512M16TB-062E:R
Quantité Minimale De Commande:	500 pièces
Détails De L'emballage:	500pcs/reel
Conditions De Paiement:	T/T

Informations détaillées

Description du produit

Informations détaillées

Lieu d'origine:

Chine

Nom du produit:

Micron

modèle:

MT4A512M16TB-062E:R

Largeur du bus de données:

16 bits

Fréquence d'horloge maximale:

1,6 gigahertz

Tension d'alimentation:

1,14 V-1,26 V

Température de fonctionnement:

0 °C~+ 95 °C

Taper:

CMS/CMS

Capacité d'approvisionnement:

10000

Mettre en évidence:

MT4A512M16TB-062E:R

MT40A512M16TB Micron Chips

3200MT/s DDR4 SDRAM

Description du produit

Puces microniques MT40A512M16TB-062E:R 1,2 V Jusqu'à 3200MT/s Mode basse consommation conforme à la JEDEC

Caractéristiques

Pour les appareils de commande électrique, la valeur de l'indicateur d'alimentation doit être égale ou supérieure à:
VPP = 2,5 V, −125 mV, +250 mV
Génération VREFDQ interne réglable à l'aide d'un moteur
1.2V pseudo-dépouilleur d'entrée/sortie
Temps de rafraîchissement de cycle 8192 à température TC:
64 ms à -40°C à 85°C
32 ms à > 85°C à 95°C
16 ms à > 95°C à 105°C
16 banques internes (x4, x8): 4 groupes de 4 banques chacun
8 banques internes (x16): 2 groupes de 4 banques chacun
L'architecture de pré-recherche 8n-bit
Préambules de stroboscope de données programmables
Formation au préambule du stroboscope des données
Définition de la latence de commande/adresse (CAL)
Capacité de lecture et d'écriture du registre polyvalent
Écrire le nivellement
Mode de mise à jour automatique
Auto-actualisation à faible puissance (LPASR)
Récupération à température contrôlée (TCR)
Récupération de la granularité fine
Autorefresh arrête
Économie d'énergie maximale
Étalonnage du pilote de sortie
Le système de détection de la résistance à l'usure doit être utilisé pour déterminer la résistance à l'usure.
Inversion du bus de données (DBI) pour le bus de données
Parité commandement/adresse (CA)
Vérification de la redondance cyclique d'écriture de bus de données (CRC)
Adressage par DRAM
Essai de connectivité
Conforme à la norme JEDEC JESD-79-4
capacité de sPPR et de hPPR
Support MBIST-PPR (Révision R uniquement)

Options1
Configuration
2 gigs x4
1 Gig x8
512 Meg x16
Un paquet FBGA de 78 balles (sans Pb) ¢ x4, x8
9 mm x 13,2 mm Rev. A
8 mm x 12 mm Rev. B, D, G
7.5 mm x 11 mm Rev. E, H, J, R
Un paquet FBGA de 96 balles (sans Pb)
9 mm x 14 mm Rev. A
8 mm x 14 mm Rev. B
7.5 mm x 13.5 mm Rev. D, E, H
7.5 mm x 13 mm Rev. J, R
Temps de fonctionnement ️ temps de cycle
0.625ns @ CL = 22 (DDR4-3200)
0Pour les produits de base, la valeur maximale de l'échantillon doit être égale ou supérieure à:
0Le nombre d'étoiles est de 0,750ns @ CL = 19 (DDR4-2666)
0Pour les appareils de surveillance de l'environnement:
0.833ns @ CL = 17 (DDR4-2400)
0.833ns @ CL = 16 (DDR4-2400)
0.937ns @ CL = 15 (DDR4-2133)
1.071ns @ CL = 13 (DDR4-1866)
Température de fonctionnement
Pour le commerce (0° ≤ TC ≤ 95°C)
Industrie (-40° ≤ TC ≤ 95°C)
Automobiles (-40° ≤ TC ≤ 105°C)
Révision
:A, :B, Je suis désolée. Le texte est le suivant: Je vous en prie. Je ne sais pas. Je vous en prie. Je vous en prie.

Ce tableau présente les principaux paramètres de synchronisation de la RAM SDR4 DDR4 pour les niveaux de vitesse, couvrant des débits de données allant de 1866 à 2666 MT/s. Les valeurs CL-nRCD-nRP cibles correspondantes comprennent 13-13-13 (1866 MT/s),Le produit doit être présenté à l'intérieur de l'échantillon., 16-16-16/17-17-17 (2400 MT/s) et 19-19 (2666 MT/s), avec des temps tAA, tRCD et tRP allant de 13,32 ns à 15,00 ns, certains avec des valeurs alternatives plus strictes entre parenthèses.

Ce tableau décrit les configurations d'adressage pour trois densités de DDR4 SDRAM: 2048 Meg x4, 1024 Meg x8 et 512 Meg x16. Les variantes 2048 Meg x4 et 1024 Meg x8 comportent 4 groupes de banques avec BG [1]:0] adressant, tandis que le 512 Meg x16 a 2 groupes bancaires avec BG0 adressant; tous ont 4 banques par groupe adressé via BA[1:0].0]) pour les deux autres, tandis que l'adressage de la colonne est uniformément 1K (A[9:0]) dans toutes les configurations. Les tailles de page par banque sont respectivement 512B, 1KB et 2KB, calculées par la formule Page size = 2^COLBITS × ORG/8,où COLBITS est le nombre de bits d'adresse de colonne et ORG est le nombre de bits DQ.

Balises:

PUCE LED OSRAM

Puce du Cree LED

Puces ST IC

Puces TI

Puce à LED Bridgelux

Puce Infineon

Puce LED LUMINUS

Perles de lampe de LED

Puces IC SAMSUNG

Puces microniques

Puces SK Hynix

Puce LED LumiLEDs

Puce LED SAMSUNG

Puce LED SEOUL

La puce LED NICHIA

Puces NeXperia

Puces ONsemi

Puces ADI

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Puces TI

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Puce Infineon

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