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Détails des produits

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Puce Infineon
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Microcontrôleur monocarte 32 bits avec puce Infineon SAK-TC1782F-320F180HR BA

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Microcontrôleur monocarte 32 bits avec puce Infineon SAK-TC1782F-320F180HR BA
  • Nom

Microcontrôleur monocarte 32 bits avec puce Infineon SAK-TC1782F-320F180HR BA

Nom De La Marque: Infineon Chip
Numéro De Modèle: SAK-TC1782F-320F180HR BA
Quantité Minimale De Commande: 2500
Détails De L'emballage: 2500 pièces/bobine
Conditions De Paiement: T/T
Informations détaillées
Description du produit
Informations détaillées
Lieu d'origine:
Chine
Documents:
Infineon_TC1782_DS_v01_04_0...en.pdf
modèle:
SAK-TC1782F-320F180HR BA
Nom du produit:
Puce Infineon
Température de fonctionnement:
- 40 °C ~ + 125 °C
Taper:
CMS/CMS
Largeur du bus de données:
32 bits
Résolution CAN:
10 bits
Capacité d'approvisionnement:
100000
Mettre en évidence:

SAK-TC1782F-320F180HR

,

Puce Infineon TC1782F-320F180HR

,

Microcontrôleur TC1782F-320F180HR

Description du produit

Microcontrôleur monocarte 32 bits Infineon Chip SAK-TC1782F-320F180HR BA 


Résumé des caractéristiques
présente les SAK-TC1782F-320F180HR CPU TriCore V1.3.1 32 bits super scalaire haute performance avec pipeline à 4 étagesSAK-TC1782F-320F180HL– Gestion des bits robuste
– Capacités DSP entièrement intégrées
– Performances temps réel supérieures
– Fonctionnement à 133 MHz sur toute la plage de température
Processeur de contrôle de périphériques 32 bits avec instruction en un cycle (PCP2)
– Mémoire de paramètres (PRAM) de 16 Kbyte
– Mémoire de code (CMEM) de 32 Kbyte
Mémoires multiples sur puce
Mémoires multiples sur puce
– Mémoire Flash programme (PFLASH) de 2 Mo avec ECC
– Mémoire Flash données (DFLASH) de 128 Kbyte utilisable pour l'émulation EEPROM
Mémoires multiples sur puce
– Cache d'instructions : jusqu'à 16 Kbyte (ICACHE, configurable)
– Mémoire Flash données (DFLASH) de 128 Kbyte utilisable pour l'émulation EEPROM
– Cache de données : jusqu'à 4 Kbyte (DCACHE, configurable)
– Mémoire d'overlay (OVRAM) de 8 Kbyte
– BootROM (BROM) de 16 Kbyte
Contrôleur DMA à 16 canaux
Système d'interruption sophistiqué avec 2
×
255 niveaux d'arbitrage de priorité matérielle
servis par le CPU ou le PCP2
Structure de bus sur puce haute performance – Bus mémoire locale 64 bits entre le CPU, la Flash et la mémoire de données – Bus périphérique système (SPB) 32 bits pour les périphériques sur puce et les unités fonctionnelles
– Un pont de bus (pont LFI)
Unités périphériques polyvalentes sur puce
– Deux canaux série asynchrones/synchrones (ASC) avec générateur de débit en bauds,
détection de parité, de trame et de dépassement
– Trois canaux série synchrones haute vitesse (SSC) avec programmation de la
longueur des données et de la direction de décalage
– Une interface Micro Second Bus (MSC) pour l'extension du port série vers les
périphériques d'alimentation externes
– Une interface Micro Link haute vitesse (MLI) pour la communication série interprocesseurs
– Un module MultiCAN avec 3 nœuds CAN et 128 objets de message librement assignables
pour une gestion efficace des données via le buffering FIFO et le transfert de données
passerelle (un nœud CAN prend en charge la fonctionnalité TTCAN)
– Un module de tableau de temporisateurs à usage général (GPTA) avec une cellule de
temporisateur locale supplémentaire (LTCA2) fournissant un ensemble puissant de filtrage
de signaux numériques et de fonctionnalités de temporisation pour réaliser une gestion
autonome et complexe des entrées/sorties
– Un module FlexRay
TM avec 2 canaux (E-Ray).– Un module de tableau de temporisateurs à usage général (GPTA) avec une cellule de
– 2 noyaux indépendants (ADC0 et ADC1)
– Plage de tension d'alimentation analogique de 3,3 V à 5 V (alimentation unique)
4 canaux d'entrée FADC différents
– canaux avec contrôle d'impédance et superposés aux entrées ADC1
– Conversion extrêmement rapide, 21 cycles d'horloge
f
FADC
– Conversion A/N 10 bits (une résolution plus élevée peut être obtenue par moyennage
des conversions consécutives dans le filtre de réduction de données numériques) 86 lignes d'E/S numériques à usage général (GPIO), 4 lignes d'entrée Ports d'E/S numériques avec capacité 3,3 V Support de débogage sur puce pour OCDS Niveau 1 (CPU, PCP, DMA, Bus sur puce)
Puce de dispositif d'émulation dédiée disponible (TC1782ED)
– débogage multi-cœurs, traçage en temps réel et étalonnage
– interface JTAG (IEEE 1149.1) à quatre/cinq fils ou interface DAP (Device Access Port) à deux fils
Système de gestion de l'alimentation
Unité de génération d'horloge avec PLL

présente les présente les – Gestion des bits robuste
– Capacités DSP entièrement intégrées
– Performances temps réel supérieures
– Fonctionnement à 133 MHz sur toute la plage de température
Processeur de contrôle de périphériques 32 bits avec instruction en un cycle (PCP2)
– Mémoire de paramètres (PRAM) de 16 Kbyte
– Mémoire de code (CMEM) de 32 Kbyte
Mémoires multiples sur puce
Mémoires multiples sur puce
– Mémoire Flash programme (PFLASH) de 2 Mo avec ECC
– Mémoire Flash données (DFLASH) de 128 Kbyte utilisable pour l'émulation EEPROM
Mémoires multiples sur puce
– Cache d'instructions : jusqu'à 16 Kbyte (ICACHE, configurable)
– Mémoire Flash données (DFLASH) de 128 Kbyte utilisable pour l'émulation EEPROM
– Cache de données : jusqu'à 4 Kbyte (DCACHE, configurable)
– Mémoire d'overlay (OVRAM) de 8 Kbyte
– BootROM (BROM) de 16 Kbyte
Contrôleur DMA à 16 canaux
Système d'interruption sophistiqué avec 2
×
255 niveaux d'arbitrage de priorité matérielle
servis par le CPU ou le PCP2
Structure de bus sur puce haute performance – Bus mémoire locale 64 bits entre le CPU, la Flash et la mémoire de données – Bus périphérique système (SPB) 32 bits pour les périphériques sur puce et les unités fonctionnelles
– Un pont de bus (pont LFI)
Unités périphériques polyvalentes sur puce
– Deux canaux série asynchrones/synchrones (ASC) avec générateur de débit en bauds,
détection de parité, de trame et de dépassement
– Trois canaux série synchrones haute vitesse (SSC) avec programmation de la
longueur des données et de la direction de décalage
– Une interface Micro Second Bus (MSC) pour l'extension du port série vers les
périphériques d'alimentation externes
– Une interface Micro Link haute vitesse (MLI) pour la communication série interprocesseurs
– Un module MultiCAN avec 3 nœuds CAN et 128 objets de message librement assignables
pour une gestion efficace des données via le buffering FIFO et le transfert de données
passerelle (un nœud CAN prend en charge la fonctionnalité TTCAN)
– Un module de tableau de temporisateurs à usage général (GPTA) avec une cellule de
temporisateur locale supplémentaire (LTCA2) fournissant un ensemble puissant de filtrage
de signaux numériques et de fonctionnalités de temporisation pour réaliser une gestion
autonome et complexe des entrées/sorties
32 lignes d'entrée analogique pour ADC
de signaux numériques et de fonctionnalités de temporisation pour réaliser une gestion
– Plage de tension d'alimentation analogique de 3,3 V à 5 V (alimentation unique)
4 canaux d'entrée FADC différents
– canaux avec contrôle d'impédance et superposés aux entrées ADC1
– Conversion extrêmement rapide, 21 cycles d'horloge
f
FADC
– Conversion A/N 10 bits (une résolution plus élevée peut être obtenue par moyennage
des conversions consécutives dans le filtre de réduction de données numériques) 86 lignes d'E/S numériques à usage général (GPIO), 4 lignes d'entrée Ports d'E/S numériques avec capacité 3,3 V Support de débogage sur puce pour OCDS Niveau 1 (CPU, PCP, DMA, Bus sur puce)
Puce de dispositif d'émulation dédiée disponible (TC1782ED)
– débogage multi-cœurs, traçage en temps réel et étalonnage
– interface JTAG (IEEE 1149.1) à quatre/cinq fils ou interface DAP (Device Access Port) à deux fils
Système de gestion de l'alimentation
Unité de génération d'horloge avec PLL

présente les caractéristiques suivantes :CPU TriCore V1.3.1 32 bits super scalaire haute performance avec pipeline à 4 étages– Performances temps réel supérieures – Gestion des bits robuste
– Capacités DSP entièrement intégrées
 – Unité de calcul en virgule flottante (FPU) simple précision
– Fonctionnement à 133 MHz sur toute la plage de température
Processeur de contrôle de périphériques 32 bits avec instruction en un cycle (PCP2)
– Mémoire de paramètres (PRAM) de 16 Kbyte
– Mémoire de code (CMEM) de 32 Kbyte
– Mémoire données (LDRAM) de 128 Kbyte
Mémoires multiples sur puce
– Mémoire Flash programme (PFLASH) de 2 Mo avec ECC
– Mémoire Flash données (DFLASH) de 128 Kbyte utilisable pour l'émulation EEPROM
– Mémoire données (LDRAM) de 128 Kbyte
– Cache d'instructions : jusqu'à 16 Kbyte (ICACHE, configurable)
– Mémoire scratchpad de code (SPRAM) de 40 Kbyte
– Cache de données : jusqu'à 4 Kbyte (DCACHE, configurable)
– Mémoire d'overlay (OVRAM) de 8 Kbyte
– BootROM (BROM) de 16 Kbyte
Contrôleur DMA à 16 canaux
Système d'interruption sophistiqué avec 2
×
255 niveaux d'arbitrage de priorité matérielle
servis par le CPU ou le PCP2
Structure de bus sur puce haute performance – Bus mémoire locale 64 bits entre le CPU, la Flash et la mémoire de données – Bus périphérique système (SPB) 32 bits pour les périphériques sur puce et les unités fonctionnelles
– Un pont de bus (pont LFI)
Unités périphériques polyvalentes sur puce
– Deux canaux série asynchrones/synchrones (ASC) avec générateur de débit en bauds,
détection de parité, de trame et de dépassement
– Trois canaux série synchrones haute vitesse (SSC) avec programmation de la
longueur des données et de la direction de décalage
– Une interface Micro Second Bus (MSC) pour l'extension du port série vers les
périphériques d'alimentation externes
– Une interface Micro Link haute vitesse (MLI) pour la communication série interprocesseurs
– Un module MultiCAN avec 3 nœuds CAN et 128 objets de message librement assignables
pour une gestion efficace des données via le buffering FIFO et le transfert de données
passerelle (un nœud CAN prend en charge la fonctionnalité TTCAN)
– Un module de tableau de temporisateurs à usage général (GPTA) avec une cellule de
temporisateur locale supplémentaire (LTCA2) fournissant un ensemble puissant de filtrage
de signaux numériques et de fonctionnalités de temporisation pour réaliser une gestion
autonome et complexe des entrées/sorties
32 lignes d'entrée analogique pour ADC
– 2 noyaux indépendants (ADC0 et ADC1)
– Plage de tension d'alimentation analogique de 3,3 V à 5 V (alimentation unique)
4 canaux d'entrée FADC différents
– canaux avec contrôle d'impédance et superposés aux entrées ADC1
– Conversion extrêmement rapide, 21 cycles d'horloge
f
FADC
– Conversion A/N 10 bits (une résolution plus élevée peut être obtenue par moyennage
des conversions consécutives dans le filtre de réduction de données numériques) 86 lignes d'E/S numériques à usage général (GPIO), 4 lignes d'entrée Ports d'E/S numériques avec capacité 3,3 V Support de débogage sur puce pour OCDS Niveau 1 (CPU, PCP, DMA, Bus sur puce)
Puce de dispositif d'émulation dédiée disponible (TC1782ED)
– débogage multi-cœurs, traçage en temps réel et étalonnage
– interface JTAG (IEEE 1149.1) à quatre/cinq fils ou interface DAP (Device Access Port) à deux fils
Système de gestion de l'alimentation
Unité de génération d'horloge avec PLL
Balises: 

mosfet de puissance infineon  

puce infineon  

contrôleur pfc infineon

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