AM3352BZCZ60 TI Chips AM335x Sitara Prozessor 1 GHz ARM Cortex A8 32 Bit RISC

TI Chips AM3352BZCZ60 AM335x Sitara™ Prozessoren Bis zu 1-GHz Sitara™ ARM® Cortex®-A8 32-Bit RISC-Prozessor

 Merkmale
• Bis zu 1-GHz Sitara™ ARM® Cortex®-A8 32-Bit
RISC-Prozessor – NEON™ SIMD-Koprozessor – 32 KB L1-Instruktions- und 32 KB Datencache
mit Single-Error-Detection (Parität) – 256 KB L2-Cache mit Error-Correcting Code
(ECC) – 176 KB On-Chip-Boot-ROM – 64 KB dedizierter RAM – Emulation und Debug-JTAG – Interrupt-Controller (bis zu 128 Interrupt
Anforderungen)
• On-Chip-Speicher (gemeinsamer L3-RAM) – 64 KB allgemeiner On-Chip-Speicher
Controller (OCMC) RAM – Zugänglich für alle Master – Unterstützt Retention für schnelles Aufwachen
• Externe Speicherinterfaces (EMIF) – mDDR (LPDDR), DDR2, DDR3, DDR3L
Controller: – mDDR: 200-MHz-Takt (400-MHz-Datenrate) – DDR2: 266-MHz-Takt (532-MHz-Datenrate) – DDR3: 400-MHz-Takt (800-MHz-Datenrate) – DDR3L: 400-MHz-Takt (800-MHz-Daten
Rate) – 16-Bit-Datenbus – 1 GB adressierbarer Gesamtspeicher – Unterstützt eine x16- oder zwei x8-Speichergeräte
Konfigurationen – General-Purpose Memory Controller (GPMC) – Flexibles 8-Bit- und 16-Bit-asynchrones
Speicherinterface mit bis zu sieben Chip
Selects (NAND, NOR, Muxed-NOR, SRAM) – Verwendet BCH-Code zur Unterstützung von 4-, 8- oder 16-Bit
ECC – Verwendet Hamming-Code zur Unterstützung von 1-Bit-ECC – Error Locator Module (ELM) – Wird in Verbindung mit dem GPMC verwendet, um
Adressen von Datenfehlern zu lokalisieren
Syndrompolynome, die mit einem
BCH-Algorithmus generiert wurden – Unterstützt 4-, 8- und 16-Bit pro 512-Byte
Blockfehlerlokalisierung basierend auf BCH
Algorithmen
• Programmierbares Echtzeit-Unit-Subsystem und
Industrial Communication Subsystem (PRU-ICSS) – Unterstützt Protokolle wie EtherCAT®,

PROFIBUS, PROFINET, EtherNet/IP™ und
Mehr – Zwei programmierbare Echtzeit-Units (PRUs) – 32-Bit Load/Store RISC-Prozessor, fähig
zum Betrieb mit 200 MHz – 8 KB Instruktions-RAM mit Single-Error
Detection (Parität) – 8 KB Datenspeicher-RAM mit Single-Error-Detection
(Parität) – Single-Cycle 32-Bit-Multiplizierer mit 64-Bit
Akkumulator – Enhanced GPIO-Modul bietet Shift
In/Out-Unterstützung und paralleles Latch auf externem
Signal – 12 KB Shared RAM mit Single-Error
Detection (Parität) – Drei 120-Byte-Registerbänke, zugänglich für
jede PRU – Interrupt-Controller (INTC) zur Verarbeitung von System
Eingangsereignissen – Local Interconnect Bus zur Verbindung interner
und externer Master mit den Ressourcen innerhalb
des PRU-ICSS – Peripheriegeräte innerhalb des PRU-ICSS: – Ein UART-Port mit Flow-Control-Pins,
unterstützt bis zu 12 Mbps – Ein Enhanced Capture (eCAP)-Modul – Zwei MII Ethernet-Ports, die Industrial
Ethernet, wie EtherCAT unterstützen – Ein MDIO-Port
• Power, Reset und Clock Management (PRCM)
Modul – Steuert den Ein- und Austritt von Standby- und
Deep-Sleep-Modi – Verantwortlich für Sleep-Sequenzierung, Power
Domain-Abschaltsequenzierung, Wake-Up
Sequenzierung und Power-Domain-Einschalt
Sequenzierung – Takte – Integrierter 15- bis 35-MHz Hochfrequenz
Oszillator zur Erzeugung eines Referenztakts
für verschiedene System- und Peripherie
Takte – Unterstützt individuelle Taktaktivierungs- und Deaktivierungs
Steuerung für Subsysteme und Peripheriegeräte zur
Reduzierung des Stromverbrauchs – Fünf ADPLLs zur Erzeugung von Systemtakten
(MPU-Subsystem, DDR-Schnittstelle, USB und

Peripheriegeräte [MMC und SD, UART, SPI, I2C],
L3, L4, Ethernet, GFX [SGX530], LCD-Pixel
Takt) – Stromversorgung – Zwei nicht schaltbare Stromversorgungsdomänen (Real
Time Clock [RTC], Wake-Up Logic
[WAKEUP]) – Drei schaltbare Stromversorgungsdomänen (MPU
Subsystem [MPU], SGX530 [GFX],
Peripheriegeräte und Infrastruktur [PER]) – Implementiert SmartReflex™ Klasse 2B für Kern
Spannungsskalierung basierend auf Die-Temperatur,
Prozessvariation und Leistung
(Adaptive Voltage Scaling [AVS]) – Dynamic Voltage Frequency Scaling (DVFS)
• Echtzeituhr (RTC) – Echtzeit-Datum (Tag-Monat-Jahr-Wochentag)
und Uhrzeit (Stunden-Minuten-Sekunden) Informationen – Interner 32,768-kHz-Oszillator, RTC-Logik und
1,1-V-interner LDO – Unabhängiger Power-on-Reset
(RTC_PWRONRSTn) Eingang – Dedizierter Eingangspin (EXT_WAKEUP) für
externe Wake-Ereignisse – Programmierbarer Alarm kann zur Erzeugung von
internen Interrupts für das PRCM (zum Aufwachen) oder
Cortex-A8 (zur Ereignisbenachrichtigung) verwendet werden – Programmierbarer Alarm kann mit
externem Ausgang (PMIC_POWER_EN) verwendet werden, um
die Power-Management-IC zur Wiederherstellung von Nicht-RTC
Stromversorgungsdomänen zu aktivieren
• Peripheriegeräte – Bis zu zwei USB 2.0 High-Speed DRD (Dual
Role Device) Ports mit integriertem PHY – Bis zu zwei industrielle Gigabit-Ethernet-MACs (10,
100, 1000 Mbps) – Integrierter Switch – Jeder MAC unterstützt MII, RMII, RGMII und
MDIO-Schnittstellen – Ethernet-MACs und Switch können unabhängig
von anderen Funktionen betrieben werden – IEEE 1588v1 Precision Time Protocol (PTP) – Bis zu zwei Controller-Area Network (CAN)-Ports – Unterstützt CAN Version 2 Teile A und B – Bis zu zwei Multichannel Audio Serial Ports
(McASPs) – Sende- und Empfangstakte bis zu 50 MHz – Bis zu vier serielle Datenpins pro McASP-Port
mit unabhängigen TX- und RX-Takten – Unterstützt Time Division Multiplexing (TDM),
Inter-IC Sound (I2S) und ähnliche Formate

– Unterstützt digitale Audio-Schnittstellenübertragung
(SPDIF, IEC60958-1 und AES-3 Formate) – FIFO-Puffer für Senden und Empfangen (256
Bytes) – Bis zu sechs UARTs – Alle UARTs unterstützen IrDA- und CIR-Modi – Alle UARTs unterstützen RTS- und CTS-Fluss
Kontrolle – UART1 unterstützt Full Modem Control – Bis zu zwei Master- und Slave-McSPI-Serien
Schnittstellen – Bis zu zwei Chip-Selects – Bis zu 48 MHz – Bis zu drei MMC, SD, SDIO-Ports – 1-, 4- und 8-Bit MMC, SD, SDIO-Modi – MMCSD0hat eine dedizierte Stromversorgungsschiene für 1,8 V
oder 3,3-V-Betrieb – Bis zu 48 MHz Datenübertragungsrate – Unterstützt Karten-Erkennung und Schreibschutz – Konform mit MMC4.3, SD, SDIO 2.0
Spezifikationen – Bis zu drei I2C-Master- und Slave-Schnittstellen – Standardmodus (bis zu 100 kHz)
– Fast-Modus (bis zu 400 kHz) – Bis zu vier Bänke von General-Purpose I/O
(GPIO)-Pins – 32 GPIO-Pins pro Bank (multiplexed mit
anderen Funktionspins) – GPIO-Pins können als Interrupt-Eingänge verwendet werden
(bis zu zwei Interrupt-Eingänge pro Bank) – Bis zu drei externe DMA-Ereigniseingänge, die auch
als Interrupt-Eingänge verwendet werden können – Acht 32-Bit General-Purpose Timer – DMTIMER1 ist ein 1-ms-Timer für
Betriebssystem-Ticks (OS) – DMTIMER4–DMTIMER7 sind herausgeführt
– Ein Watchdog-Timer – SGX530 3D-Grafik-Engine – Tile-basierte Architektur mit bis zu 20
Millionen Polygonen pro Sekunde – Universal Scalable Shader Engine (USSE) ist
eine Multithreading-Engine, die Pixel- und
Vertex-Shader-Funktionalität integriert – Erweiterte Shader-Funktionsmerkmale über
Microsoft VS3.0, PS3.0 und OGL2.0 hinaus – Unterstützung von Industriestandard-APIs wie Direct3D
Mobile, OGL-ES 1.1 und 2.0 sowie OpenMax – Fein granulierte Aufgabenwechsel, Last

Balancing und Energieverwaltung – Erweitertes DMA-gesteuertes Grafikoperationen
für minimale CPU-Interaktion
Anwendungen
• Spieleperipherie
• Heim- und Industrieautomatisierung
• Verbrauchermedizinische Geräte

• Drucker
• Intelligente Mautsysteme
Beschreibung
• Vernetzte Verkaufsautomaten
• Waagen
• Bildungseinrichtungen
• Fortschrittliche Spielzeuge
Die AM335x Mikroprozessoren, basierend auf dem ARM Cortex-A8 Prozessor, sind mit Bild-,
Grafikverarbeitungs-, Peripherie- und industriellen Schnittstellenoptionen wie EtherCAT und PROFIBUS erweitert. Die
Geräte unterstützen High-Level-Betriebssysteme (HLOS). Processor SDK Linux® und TI-RTOS sind kostenlos
von TI erhältlich.
Der AM335x Mikroprozessor enthält die im Funktionsblockdiagramm dargestellten Subsysteme und eine kurze
Beschreibung jedes einzelnen folgt:
Das enthält die im Funktionsblockdiagramm dargestellten Subsysteme und eine kurze Beschreibung jedes einzelnen
folgt:
Das Mikroprozessorsubsystem (MPU) basiert auf dem ARM Cortex-A8 Prozessor und der PowerVR
SGX™ Grafikbeschleunigersubsystem bietet 3D-Grafikbeschleunigung zur Unterstützung von Anzeige- und Spieleffekten.
Das PRU-ICSS ist vom ARM-Kern getrennt, was einen unabhängigen Betrieb und Taktung für höhere
Effizienz und Flexibilität ermöglicht. Das PRU-ICSS ermöglicht zusätzliche Peripherieschnittstellen und Echtzeitprotokolle
wie EtherCAT, PROFINET, EtherNet/IP, PROFIBUS, Ethernet Powerlink, Sercos und andere.
Darüber hinaus bietet die programmierbare Natur des PRU-ICSS zusammen mit seinem Zugriff auf Pins, Ereignisse und alle
System-on-Chip (SoC)-Ressourcen Flexibilität bei der Implementierung von schnellen Echtzeitantworten, spezialisierten
Datenverarbeitungsoperationen, benutzerdefinierten Peripherieschnittstellen und beim Auslagern von Aufgaben von den anderen Prozessorkernen