Processeur Sitara AM335x TI Chips AM3352BZCZ60 1 GHz ARM Cortex A8 32 bits RISC

Processeurs TI Chips AM3352BZCZ60 AM335x Sitara™ Jusqu'à 1 GHz ARM® Cortex®-A8 RISC 32 bits

 Caractéristiques
• Jusqu'à 1 GHz ARM® Cortex®-A8 RISC 32 bits
Processeur RISC 32 bits – Coprocesseur SIMD NEON™ – Cache d'instructions de 32 Ko et cache de données de 32 Ko
Avec détection d'erreur unique (parité) – Cache L2 de 256 Ko avec code de correction d'erreurs
(ECC) – ROM de démarrage sur puce de 176 Ko – RAM dédiée de 64 Ko – Émulation et débogage – JTAG – Contrôleur d'interruption (jusqu'à 128 interruptions
Requêtes)
• Mémoire sur puce (RAM L3 partagée) – Mémoire sur puce à usage général de 64 Ko
Contrôleur (OCMC) RAM – Accessible par tous les maîtres – Prend en charge la rétention pour un réveil rapide
• Interfaces mémoire externe (EMIF) – mDDR (LPDDR), DDR2, DDR3, DDR3L
Contrôleur : – mDDR : horloge de 200 MHz (débit de données de 400 MHz) – DDR2 : horloge de 266 MHz (débit de données de 532 MHz) – DDR3 : horloge de 400 MHz (débit de données de 800 MHz) – DDR3L : horloge de 400 MHz (débit de données de 800 MHz
Débit) – Bus de données 16 bits – 1 Go d'espace adressable total – Prend en charge une configuration de périphérique mémoire x16 ou deux x8
Configurations – Contrôleur de mémoire à usage général (GPMC) – Interface mémoire asynchrone flexible 8 bits et 16 bits
Interface avec jusqu'à sept sélections de puce
Sélections (NAND, NOR, Muxed-NOR, SRAM) – Utilise le code BCH pour prendre en charge 4, 8 ou 16 bits
ECC – Utilise le code de Hamming pour prendre en charge l'ECC 1 bit – Module de localisation d'erreurs (ELM) – Utilisé en conjonction avec le GPMC pour
Localiser les adresses des erreurs de données à partir
Polynômes de syndrome générés à l'aide d'un
Algorithme BCH – Prend en charge 4, 8 et 16 bits par 512 octets
Localisation d'erreurs de bloc basée sur les algorithmes BCH
Algorithmes
• Sous-système d'unité temps réel programmable et
Sous-système de communication industrielle (PRU-ICSS) – Prend en charge des protocoles tels que EtherCAT®,

PROFIBUS, PROFINET, EtherNet/IP™, et
Plus – Deux unités temps réel programmables (PRU) – Processeur RISC de chargement/stockage 32 bits capable
de fonctionner à 200 MHz – 8 Ko de RAM d'instructions avec détection d'erreur unique
(parité) – 8 Ko de RAM de données avec détection d'erreur unique
(parité) – Multiplicateur 32 bits à cycle unique avec accumulateur 64 bits
Accumulateur – Le module GPIO amélioré fournit un support d'entrée/sortie par décalage
Entrée/sortie et verrouillage parallèle sur signal externe
Signal externe – 12 Ko de RAM partagée avec détection d'erreur unique
(parité) – Trois banques de registres de 120 octets accessibles par
Chaque PRU – Contrôleur d'interruption (INTC) pour la gestion des événements système
Événements système – Bus d'interconnexion local pour connecter les maîtres internes
et externes aux ressources à l'intérieur
du PRU-ICSS – Périphériques à l'intérieur du PRU-ICSS : – Un port UART avec broches de contrôle de flux,
Prend en charge jusqu'à 12 Mbps – Un module de capture amélioré (eCAP) – Deux ports Ethernet MII qui prennent en charge l'Ethernet industriel,
Ethernet industriel, tel qu'EtherCAT – Un port MDIO
• Gestion de l'alimentation, de la réinitialisation et de l'horloge (PRCM)
Module – Contrôle l'entrée et la sortie des modes veille et veille profonde
Veille profonde – Responsable de la séquence de veille, de l'extinction des domaines d'alimentation
Extinction des domaines d'alimentation, de la séquence de réveil
Séquence de réveil et de la mise sous tension des domaines d'alimentation
Mise sous tension des domaines d'alimentation – Horloges – Oscillateur intégré de 15 à 35 MHz à haute fréquence
Oscillateur utilisé pour générer une horloge de référence
Horloge de référence pour diverses horloges système et périphériques
Horloges – Prend en charge l'activation et la désactivation individuelles des horloges
Contrôle pour les sous-systèmes et les périphériques afin de
Faciliter la réduction de la consommation d'énergie – Cinq ADPLL pour générer les horloges système
(Sous-système MPU, interface DDR, USB et

Périphériques [MMC et SD, UART, SPI, I2C],
L3, L4, Ethernet, GFX [SGX530], horloge pixel LCD
Horloge pixel) – Alimentation – Deux domaines d'alimentation non commutables (horloge temps réel [RTC], logique de réveil
Temps réel [RTC], logique de réveil
[WAKEUP]) – Trois domaines d'alimentation commutables (sous-système MPU [MPU], SGX530 [GFX],
Périphériques et infrastructure [PER]) – Implémente SmartReflex™ Classe 2B pour la mise à l'échelle de la tension du cœur
Mise à l'échelle de la tension du cœur basée sur la température de la puce,
Variation du processus et performances
(Mise à l'échelle de tension adaptative [AVS]) – Mise à l'échelle dynamique de la tension et de la fréquence (DVFS)
• Horloge temps réel (RTC)
Horloge temps réel (RTC) – Date et heure temps réel (jour-mois-année-jour de la semaine)
et heure (heures-minutes-secondes) – Oscillateur interne de 32,768 kHz, logique RTC et
LDO interne de 1,1 V – Entrée de réinitialisation à la mise sous tension indépendante
(RTC_PWRONRSTn) – Broche d'entrée dédiée (EXT_WAKEUP) pour
Événements de réveil externes – Alarme programmable pouvant être utilisée pour générer
Interruptions internes vers le PRCM (pour le réveil) ou
Cortex-A8 (pour la notification d'événement) – Alarme programmable pouvant être utilisée avec
Sortie externe (PMIC_POWER_EN) pour activer
Le circuit intégré de gestion de l'alimentation pour restaurer les domaines d'alimentation non RTC
Domaines d'alimentation • Périphériques – Jusqu'à deux ports USB 2.0 High-Speed DRD (Dual
Role Device) avec PHY intégré – Jusqu'à deux MAC Ethernet Gigabit industriels (10,
100, 1000 Mbps) – Commutateur intégré – Chaque MAC prend en charge les interfaces MII, RMII, RGMII et
MDIO – Les MAC Ethernet et le commutateur peuvent fonctionner
Indépendamment des autres fonctions – Protocole de temps de précision IEEE 1588v1 (PTP) – Jusqu'à deux ports CAN (Controller-Area Network)
Ports – Prend en charge les versions CAN 2 Parties A et B – Jusqu'à deux ports audio série multicanaux
(McASP)
(McASP) – Horloges d'émission et de réception jusqu'à 50 MHz – Jusqu'à quatre broches de données série par port McASP
Avec horloges TX et RX indépendantes – Prend en charge le multiplexage temporel (TDM),

Inter-IC Sound (I2S) et formats similaires
Formats – Prend en charge la transmission audio numérique
(formats SPDIF, IEC60958-1 et AES-3) – Buffers FIFO pour l'émission et la réception (256
Octets) – Jusqu'à six UART – Tous les UART prennent en charge les modes IrDA et CIR – Tous les UART prennent en charge le contrôle de flux RTS et CTS
Contrôle de flux – UART1 prend en charge le contrôle de modem complet – Jusqu'à deux interfaces série McSPI maître et esclave
Interfaces – Jusqu'à deux sélections de puce
Jusqu'à 48 MHz – Jusqu'à trois ports MMC, SD, SDIO – Modes MMC, SD, SDIO 1, 4 et 8 bits – MMCSD0 a un rail d'alimentation dédié pour 1,8 V
ou fonctionnement 3,3 V – Débit de données jusqu'à 48 MHz – Prend en charge la détection de carte et la protection en écriture – Conforme aux spécifications MMC4.3, SD, SDIO 2.0
Spécifications – Jusqu'à trois interfaces I2C maître et esclave – Mode standard (jusqu'à 100 kHz)
Mode rapide (jusqu'à 400 kHz) – Jusqu'à quatre banques de broches d'entrée/sortie à usage général
(GPIO)
(GPIO) – 32 broches GPIO par banque (multiplexées avec
Autres broches fonctionnelles) – Les broches GPIO peuvent être utilisées comme entrées d'interruption
(jusqu'à deux entrées d'interruption par banque) – Jusqu'à trois entrées d'événement DMA externes qui peuvent
Être également utilisées comme entrées d'interruption – Huit minuteurs généraux 32 bits – DMTIMER1 est un minuteur de 1 ms utilisé pour
Horloges du système d'exploitation (OS)
Horloges du système d'exploitation (OS) – DMTIMER4 à DMTIMER7 sont câblés
DMTIMER4 à DMTIMER7 sont câblés – Un minuteur de surveillance
Un minuteur de surveillance – Moteur graphique 3D SGX530 – Architecture basée sur des tuiles délivrant jusqu'à 20

Millions de polygones par seconde – Le moteur de shaders universel évolutif (USSE) est
Un moteur multithread intégrant la fonctionnalité de shader de pixels
et de vertex – Ensemble de fonctionnalités de shader avancé dépassant
Microsoft VS3.0, PS3.0 et OGL2.0 – Prise en charge des API standard de l'industrie Direct3D
Mobile, OGL-ES 1.1 et 2.0, et OpenMax – Commutation de tâches, équilibrage de charge et gestion de l'alimentation à granularité fine
Équilibrage de charge et gestion de l'alimentation – Opération avancée pilotée par DMA pour la géométrie

Opération pilotée par DMA pour une interaction minimale avec le CPU
Applications
• Périphériques de jeu
• Automatisation domestique et industrielle
• Appareils médicaux grand public
• Imprimantes
• Systèmes de péage intelligents
Description
• Distributeurs automatiques connectés
• Pèse-personnes
• Consoles éducatives
• Jouets avancés
Les microprocesseurs AM335x, basés sur le processeur ARM Cortex-A8, sont améliorés avec des options d'image,
traitement graphique, périphériques et interfaces industrielles telles qu'EtherCAT et PROFIBUS. Les
appareils prennent en charge les systèmes d'exploitation de haut niveau (HLOS). Le SDK processeur Linux® et TI-RTOS sont disponibles
gratuitement auprès de TI.
Le microprocesseur AM335x contient les sous-systèmes présentés dans le schéma fonctionnel et une brève
description de chacun suit :
Le contient les sous-systèmes présentés dans le schéma fonctionnel et une brève description de chacun
suit :
Le sous-système de l'unité microprocesseur (MPU) est basé sur le processeur ARM Cortex-A8 et l'accélérateur graphique PowerVR
SGX™ fournit une accélération graphique 3D pour prendre en charge les effets d'affichage et de jeu.
Le PRU-ICSS est séparé du cœur ARM, permettant un fonctionnement et une horloge indépendants pour une plus grande